IEEE-Websites platzieren Cookies auf Ihrem Gerät, um Ihnen die beste Benutzererfahrung zu bieten.Durch die Nutzung unserer Websites stimmen Sie der Platzierung dieser Cookies zu.Um mehr zu erfahren, lesen Sie unsere Datenschutzrichtlinie.Ihre wöchentliche Auswahl an fantastischen RobotervideosVideo Friday ist Ihre wöchentliche Auswahl an fantastischen Robotikvideos, die von Ihren Freunden bei IEEE Spectrum Robotics gesammelt wurden.Wir werden auch einen wöchentlichen Kalender mit bevorstehenden Robotik-Events für die nächsten Monate veröffentlichen;Folgendes haben wir bisher (senden Sie uns Ihre Veranstaltungen!):Lassen Sie uns wissen, wenn Sie Vorschläge für nächste Woche haben, und genießen Sie die heutigen Videos.Reachy ist hier, um Ihnen beim Backen von Pfannkuchen zu helfen, für einen gewissen Wert von "Hilfe".Es ist überraschend, dass es überhaupt einen physischen Prototyp dieses Einhorn- (?) Roboters für Kinder gibt, aber sie werden ihn auf keinen Fall zum Laufen bringen.Und es soll fahrbar sein, was wie eine lustige, schreckliche Idee erscheint.Segway hat jetzt einen neuen Robotermäher, der anscheinend GPS verwendet (vielleicht mit einem stationären Beacon verbessert?), um Ihren Rasen genau zu navigieren.AVITA ist ein neues Roboter-Avatar-Unternehmen, das von Hiroshi Ishiguro gegründet wurde.Sie haben ungefähr 5 Millionen US-Dollar an Finanzmitteln gesammelt, um Ishiguros Träume wahr werden zu lassen, was gut angelegtes Geld ist, würde ich sagen.Es ist interessant, wie raffinierte Roboter mit Beinen aus Japan oft mit einem sehr offensichtlichen „Wir arbeiten nur an den Beinen“-Design beginnen, bei dem der nichtbeinige Teil des Roboters eine kompromisslose Kiste ist.Asimo und Schaft hatten beide solche Roboter, und hier ist noch einer, ein einbeiniger hüpfender Roboter vom Toyota Technological Institute.So macht das Laufen eines Roboters über einen Hindernisparcours mehr Spaß: Kostüme und Soundeffekte!Dieselben Forscher haben ein IROS-Papier mit einer ungebundenen Version ihres Roboters;Sie können ihn in diesem Präsentationsvideo gegen 10:30 Uhr laufen sehen.Dies ist ein innovatives Design für eine Art angetriebenes Exoskelett, das sich auf Rädern bewegen kann, sich aber in den Beinmodus verwandelt, um Treppen steigen zu können.Ich habe immer noch keine Ahnung, warum der Telexistence-Roboter so aussieht, wie er aussieht, aber ich liebe ihn.Normalerweise würde ich kein zweistündiges Video nur mit sprechenden Köpfen empfehlen.Aber wenn einer dieser sprechenden Köpfe Rod Brooks ist, wissen Sie, dass sich die gesamten zwei Stunden lohnen werden.Wenn Transistoren nicht kleiner werden können, geht die einzige Richtung nach obenDie vielleicht weitreichendste technologische Errungenschaft der letzten 50 Jahre war der stetige Marsch hin zu immer kleineren Transistoren, deren dichterer Zusammenbau und die Reduzierung ihres Stromverbrauchs.Und doch, seit wir beide vor mehr als 20 Jahren unsere Karriere bei Intel begonnen haben, hören wir die Alarmsignale, dass der Abstieg ins Infinitesimal kurz vor dem Ende steht.Doch Jahr für Jahr treiben brillante neue Innovationen die Halbleiterindustrie weiter voran.Auf dieser Reise mussten wir Ingenieure die Architektur des Transistors ändern, während wir die Fläche und den Stromverbrauch weiter verkleinerten und gleichzeitig die Leistung steigerten.Die „planaren“ Transistordesigns, die uns durch die letzte Hälfte des 20. Jahrhunderts führten, wichen in der ersten Hälfte der 2010er Jahre 3D-flossenförmigen Geräten.Jetzt haben auch diese ein Enddatum in Sicht, da bald eine neue Gate-All-Around-Struktur (GAA) in Produktion geht.Aber wir müssen noch weiter in die Zukunft blicken, denn unsere Fähigkeit, selbst diese neue Transistorarchitektur, die wir RibbonFET nennen, zu verkleinern, hat ihre Grenzen.Wohin werden wir uns also für die zukünftige Skalierung wenden?Wir werden weiterhin auf die dritte Dimension schauen.Wir haben experimentelle Geräte entwickelt, die übereinander gestapelt werden und eine um 30 bis 50 Prozent kleinere Logik liefern.Entscheidend ist, dass die oberen und unteren Bauelemente von den beiden komplementären Typen NMOS und PMOS sind, die die Grundlage aller Logikschaltungen der letzten Jahrzehnte bilden.Wir glauben, dass dieser 3D-gestapelte komplementäre Metalloxid-Halbleiter (CMOS) oder CFET (komplementärer Feldeffekttransistor) der Schlüssel zur Verlängerung des Mooreschen Gesetzes in das nächste Jahrzehnt sein wird.Kontinuierliche Innovation ist eine wesentliche Grundlage des Mooreschen Gesetzes, aber jede Verbesserung ist mit Kompromissen verbunden.Um diese Kompromisse zu verstehen und wie sie uns unweigerlich zu 3D-gestapelten CMOS führen, benötigen Sie ein wenig Hintergrundwissen zum Betrieb von Transistoren.Jeder Metalloxid-Halbleiter-Feldeffekttransistor oder MOSFET hat die gleichen grundlegenden Teile: den Gate-Stapel, den Kanalbereich, die Source und den Drain.Source und Drain sind chemisch dotiert, um sie entweder reich an beweglichen Elektronen (n-Typ) oder arm an beweglichen Elektronen (p-Typ) zu machen.Das Kanalgebiet hat die entgegengesetzte Dotierung zu Source und Drain.In der planaren Version, die bis 2011 in fortschrittlichen Mikroprozessoren verwendet wurde, befindet sich der Gate-Stapel des MOSFET direkt über der Kanalregion und ist so ausgelegt, dass er ein elektrisches Feld in die Kanalregion projiziert.Das Anlegen einer ausreichend großen Spannung an das Gate (relativ zur Source) erzeugt eine Schicht beweglicher Ladungsträger im Kanalbereich, die einen Stromfluss zwischen Source und Drain ermöglicht.Als wir die klassischen planaren Transistoren verkleinerten, rückte das in den Mittelpunkt, was Gerätephysiker Kurzkanaleffekte nennen.Grundsätzlich wurde der Abstand zwischen Source und Drain so klein, dass Strom über den Kanal lecken würde, wenn dies nicht vorgesehen war, da die Gate-Elektrode Schwierigkeiten hatte, den Kanal von Ladungsträgern zu erschöpfen.Um dem entgegenzuwirken, wechselte die Industrie zu einer völlig anderen Transistorarchitektur namens FinFET.Es wickelte das Gate an drei Seiten um den Kanal, um eine bessere elektrostatische Kontrolle zu gewährleisten.Der Wechsel von einer planaren Transistorarchitektur [links] zum FinFET [rechts] ermöglichte eine bessere Kontrolle des Kanals [durch blaues Kästchen abgedeckt], was zu einer Reduzierung des Stromverbrauchs um 50 Prozent und einer Leistungssteigerung von 37 Prozent führte.Intel führte seine FinFETs im Jahr 2011 am 22-Nanometer-Knoten mit dem Core-Prozessor der dritten Generation ein, und die Gerätearchitektur ist seitdem das Arbeitspferd des Mooreschen Gesetzes.Mit FinFETs könnten wir mit einer niedrigeren Spannung arbeiten und dennoch weniger Leckage haben, wodurch der Stromverbrauch um etwa 50 Prozent bei gleichem Leistungsniveau wie bei der planaren Architektur der vorherigen Generation reduziert würde.FinFETs schalteten auch schneller und steigerten die Leistung um 37 Prozent.Und da die Leitung auf beiden vertikalen Seiten der „Finne“ auftritt, kann das Gerät mehr Strom durch eine bestimmte Siliziumfläche treiben als ein planares Gerät, das nur entlang einer Oberfläche leitet.Allerdings haben wir bei der Umstellung auf FinFETs etwas verloren.Bei planaren Bauelementen wurde die Breite eines Transistors durch Lithographie definiert und ist daher ein äußerst flexibler Parameter.Aber bei FinFETs kommt die Transistorbreite in Form von diskreten Inkrementen – das Hinzufügen eines Fins nach dem anderen – eine Eigenschaft, die oft als Fin-Quantisierung bezeichnet wird.So flexibel der FinFET auch sein mag, die Fin-Quantisierung bleibt eine wesentliche Designbeschränkung.Die damit verbundenen Designregeln und der Wunsch, mehr Finnen hinzuzufügen, um die Leistung zu steigern, vergrößern die Gesamtfläche der Logikzellen und verkomplizieren den Stapel von Verbindungen, die einzelne Transistoren in vollständige Logikschaltkreise verwandeln.Es erhöht auch die Kapazität des Transistors, wodurch ein Teil seiner Schaltgeschwindigkeit verringert wird.Obwohl uns der FinFET als Arbeitspferd der Branche gute Dienste geleistet hat, ist ein neuer, verfeinerter Ansatz erforderlich.Und dieser Ansatz hat uns zu den 3D-Transistoren geführt, die wir bald vorstellen werden.Beim RibbonFET umschließt das Gate den Kanalbereich des Transistors, um die Steuerung der Ladungsträger zu verbessern.Die neue Struktur ermöglicht auch eine bessere Leistung und eine verfeinerte Optimierung.Emily CooperDieser Fortschritt, der RibbonFET, ist unsere erste neue Transistorarchitektur seit dem Debüt des FinFET vor 11 Jahren.Darin umgibt das Gate den Kanal vollständig und bietet eine noch engere Kontrolle der Ladungsträger innerhalb der Kanäle, die jetzt durch Nanometer-Streifen aus Silizium gebildet werden.Mit diesen Nanobändern (auch Nanosheets genannt) können wir die Breite eines Transistors wieder beliebig durch Lithografie variieren.Wenn die Quantisierungsbeschränkung entfernt ist, können wir die geeignet bemessene Breite für die Anwendung erzeugen.Dadurch können wir Leistung, Leistung und Kosten in Einklang bringen.Darüber hinaus kann das Gerät mit gestapelten und parallel betriebenen Bändern mehr Strom treiben und so die Leistung steigern, ohne die Fläche des Geräts zu vergrößern.Wir sehen RibbonFETs als die beste Option für höhere Leistung bei angemessener Leistung, und wir werden sie 2024 zusammen mit anderen Innovationen wie PowerVia, unserer Version der Backside Power Delivery, mit dem Intel 20A-Fertigungsprozess einführen.Eine Gemeinsamkeit von Planar-, FinFET- und RibbonFET-Transistoren besteht darin, dass sie alle die CMOS-Technologie verwenden, die, wie erwähnt, aus Transistoren vom n-Typ (NMOS) und p-Typ (PMOS) besteht.Die CMOS-Logik wurde in den 1980er Jahren zum Mainstream, weil sie deutlich weniger Strom verbraucht als die alternativen Technologien, insbesondere reine NMOS-Schaltungen.Weniger Strom führte auch zu höheren Betriebsfrequenzen und höheren Transistordichten.Bis heute platzieren alle CMOS-Technologien das standardmäßige NMOS- und PMOS-Transistorpaar nebeneinander.Aber in einer Keynote auf dem IEEE International Electron Devices Meeting (IEDM) im Jahr 2019 stellten wir das Konzept eines 3D-gestapelten Transistors vor, bei dem der NMOS-Transistor auf dem PMOS-Transistor platziert wird.Im Jahr darauf präsentierten wir auf der IEDM 2020 das Design für die erste Logikschaltung mit dieser 3D-Technik, einen Inverter.In Kombination mit geeigneten Verbindungen reduziert der 3D-gestapelte CMOS-Ansatz effektiv den Platzbedarf des Wechselrichters um die Hälfte, verdoppelt die Flächendichte und verschiebt die Grenzen des Mooreschen Gesetzes weiter.3D-gestapeltes CMOS platziert ein PMOS-Bauelement auf einem NMOS-Bauelement in der gleichen Grundfläche, die ein einzelner RibbonFET einnehmen würde.Die NMOS- und PMOS-Gatter verwenden unterschiedliche Metalle. Emily CooperDie Nutzung der potenziellen Vorteile des 3D-Stapelns bedeutet, eine Reihe von Herausforderungen bei der Prozessintegration zu lösen, von denen einige die Grenzen der CMOS-Fertigung erweitern werden.Wir haben den 3D-gestapelten CMOS-Inverter in einem sogenannten Self-Alignment-Prozess aufgebaut, bei dem beide Transistoren in einem Fertigungsschritt aufgebaut werden.Das bedeutet, sowohl n-Typ- als auch p-Typ-Sources und -Drains durch Epitaxie – Kristallabscheidung – zu konstruieren und unterschiedliche Metallgates für die beiden Transistoren hinzuzufügen.Durch die Kombination der Source-Drain- und Dual-Metal-Gate-Prozesse sind wir in der Lage, verschiedene leitfähige Arten von Silizium-Nanobändern (p-Typ und n-Typ) zu erzeugen, um die gestapelten CMOS-Transistorpaare zu bilden.Es ermöglicht uns auch, die Schwellenspannung des Geräts – die Spannung, bei der ein Transistor zu schalten beginnt – separat für die oberen und unteren Nanobänder einzustellen.In der CMOS-Logik sitzen NMOS- und PMOS-Geräte normalerweise Seite an Seite auf Chips.Ein früher Prototyp hat NMOS-Bausteine, die auf PMOS-Bausteinen gestapelt sind, wodurch die Schaltkreisgröße komprimiert wird.IntelWie machen wir das alles?Die selbstjustierte 3D-CMOS-Fertigung beginnt mit einem Siliziumwafer.Auf diesem Wafer lagern wir sich wiederholende Schichten aus Silizium und Siliziumgermanium ab, eine Struktur, die als Übergitter bezeichnet wird.Wir verwenden dann lithografische Musterung, um Teile des Übergitters wegzuschneiden und eine flossenartige Struktur zu hinterlassen.Der Übergitterkristall bietet eine starke Stützstruktur für das, was später kommt.Als nächstes lagern wir einen Block aus polykristallinem „Dummy“-Silizium auf dem Teil des Übergitters ab, wo die Geräte-Gates hinkommen werden, um sie vor dem nächsten Schritt des Verfahrens zu schützen.Dieser Schritt, der als vertikal gestapelter Dual-Source/Drain-Prozess bezeichnet wird, lässt phosphordotiertes Silizium an beiden Enden der oberen Nanobänder (das zukünftige NMOS-Gerät) wachsen, während auch selektiv Bor-dotiertes Siliziumgermanium auf den unteren Nanobändern (dem zukünftigen PMOS-Gerät) wächst. .Danach scheiden wir Dielektrikum um die Sources und Drains ab, um sie elektrisch voneinander zu isolieren.Der letztere Schritt erfordert, dass wir den Wafer dann bis zur perfekten Ebenheit polieren.Eine Seitenansicht des gestapelten 3D-Wechselrichters zeigt, wie kompliziert seine Verbindungen sind.Emily CooperDurch Stapeln von NMOS auf PMOS-Transistoren verdoppelt 3D-Stapeln effektiv die CMOS-Transistordichte pro Quadratmillimeter, obwohl die tatsächliche Dichte von der Komplexität der beteiligten Logikzelle abhängt.Die Inverterzellen sind von oben gezeigt und zeigen Source- und Drain-Verbindungen [rot], Gate-Verbindungen [blau] und vertikale Verbindungen [grün].Schließlich bauen wir das Tor.Zuerst entfernen wir das Dummy-Gate, das wir zuvor angebracht hatten, und legen die Silizium-Nanobänder frei.Als nächstes ätzen wir nur das Silizium-Germanium weg und geben einen Stapel paralleler Silizium-Nanobänder frei, die die Kanalbereiche der Transistoren sein werden.Anschließend beschichten wir die Nanobänder allseitig mit einer verschwindend dünnen Schicht eines Isolators mit hoher Dielektrizitätskonstante.Die Nanobandkanäle sind so klein und so positioniert, dass wir sie chemisch nicht effektiv dotieren können, wie wir es bei einem planaren Transistor tun würden.Stattdessen verwenden wir eine Eigenschaft der Metallgatter, die Austrittsarbeit genannt wird, um den gleichen Effekt zu erzielen.Wir umgeben die unteren Nanobänder mit einem Metall, um einen p-dotierten Kanal zu bilden, und die oberen mit einem anderen, um einen n-dotierten Kanal zu bilden.Damit sind die Gate-Stacks fertig und die beiden Transistoren sind komplett.Der Prozess mag komplex erscheinen, ist aber besser als die Alternative – eine Technologie namens sequentielles 3D-gestapeltes CMOS.Bei diesem Verfahren werden die NMOS-Vorrichtungen und die PMOS-Vorrichtungen auf separaten Wafern aufgebaut, die beiden werden gebondet und die PMOS-Schicht wird auf den NMOS-Wafer übertragen.Im Vergleich dazu erfordert der selbstausrichtende 3D-Prozess weniger Fertigungsschritte und hält die Fertigungskosten fester im Zaum, was wir in der Forschung demonstriert und auf der IEDM 2019 berichtet haben.Wichtig ist, dass das selbstausrichtende Verfahren auch das Problem der Fehlausrichtung umgeht, das beim Bonden zweier Wafer auftreten kann.Dennoch wird sequentielles 3D-Stapeln erforscht, um die Integration von Silizium mit Nicht-Silizium-Kanalmaterialien wie Germanium und III-V-Halbleitermaterialien zu erleichtern.Diese Ansätze und Materialien können relevant werden, wenn wir bestrebt sind, optoelektronische und andere Funktionen auf einem einzigen Chip eng zu integrieren.Alle erforderlichen Verbindungen zu 3D-gestapelten CMOS herzustellen, ist eine Herausforderung.Stromanschlüsse müssen von unterhalb des Gerätestapels hergestellt werden.Bei diesem Design haben das NMOS-Gerät [oben] und das PMOS-Gerät [unten] separate Source/Drain-Kontakte, aber beide Geräte haben ein gemeinsames Gate.Emily CooperDer neue selbstausrichtende CMOS-Prozess und die 3D-gestapelten CMOS, die er erzeugt, funktionieren gut und scheinen erheblichen Spielraum für eine weitere Miniaturisierung zu haben.In diesem frühen Stadium ist das sehr ermutigend.Bauelemente mit einer Gate-Länge von 75 nm zeigten sowohl die geringe Leckage, die mit einer hervorragenden Bauelement-Skalierbarkeit einhergeht, als auch einen hohen Durchlassstrom.Ein weiteres vielversprechendes Zeichen: Wir haben Wafer hergestellt, bei denen der kleinste Abstand zwischen zwei Sätzen gestapelter Bauelemente nur 55 nm beträgt.Obwohl die von uns erzielten Geräteleistungsergebnisse an und für sich keine Rekorde sind, lassen sie sich gut mit einzelnen nicht gestapelten Steuergeräten vergleichen, die auf demselben Wafer mit derselben Verarbeitung aufgebaut sind.Parallel zur Prozessintegration und experimentellen Arbeiten führen wir viele laufende Theorie-, Simulations- und Designstudien durch, die darauf abzielen, Einblicke in die beste Verwendung von 3D-CMOS zu geben.Durch diese haben wir einige der wichtigsten Überlegungen beim Design unserer Transistoren gefunden.Insbesondere wissen wir jetzt, dass wir den vertikalen Abstand zwischen NMOS und PMOS optimieren müssen – wenn er zu kurz ist, erhöht er die parasitäre Kapazität, und wenn er zu lang ist, erhöht er den Widerstand der Verbindungen zwischen den beiden Geräten.Beide Extreme führen zu langsameren Schaltungen, die mehr Strom verbrauchen.Viele Designstudien, wie eine vom TEL Research Center America, die auf der IEDM 2021 vorgestellt wurde, konzentrieren sich darauf, alle notwendigen Verbindungen im begrenzten Raum des 3D-CMOS bereitzustellen, ohne die Fläche der Logikzellen, aus denen sie bestehen, wesentlich zu vergrößern.Die TEL-Forschung hat gezeigt, dass es viele Möglichkeiten für Innovationen gibt, um die besten Verbindungsoptionen zu finden.Diese Forschung zeigt auch, dass 3D-gestapelte CMOS Verbindungen sowohl über als auch unter den Geräten haben müssen.Dieses Schema, das als vergrabene Stromschienen bezeichnet wird, nimmt die Verbindungen, die Logikzellen mit Strom versorgen, aber keine Daten übertragen, und entfernt sie zum Silizium unter den Transistoren.Intels PowerVIA-Technologie, die genau das tut und 2024 eingeführt werden soll, wird daher eine Schlüsselrolle dabei spielen, 3D-gestapelte CMOS zur kommerziellen Realität zu machen.Mit RibbonFETs und 3D-CMOS haben wir einen klaren Weg, um das Mooresche Gesetz über 2024 hinaus auszudehnen. In einem Interview aus dem Jahr 2005, in dem er gebeten wurde, darüber nachzudenken, was zu seinem Gesetz wurde, gab Gordon Moore zu, „regelmäßig erstaunt darüber zu sein, wie wir dazu in der Lage sind Fortschritte machen.Mehrmals auf dem Weg dorthin dachte ich, wir hätten das Ende der Fahnenstange erreicht, die Dinge verjüngen sich und unsere kreativen Ingenieure finden Wege, sie zu umgehen.“Mit der Umstellung auf FinFETs, den daraus resultierenden Optimierungen und nun der Entwicklung von RibbonFETs und schließlich 3D-gestapelten CMOS, unterstützt durch die unzähligen Gehäuseverbesserungen um sie herum, würden wir gerne glauben, dass Mr. Moore wieder einmal staunen wird.